台积电5.5 倍光罩CoWoS良率达99%！产能挤爆、巨头包场超50%产能

本站报道（文/莫婷婷）在 半导体产业步入“后摩尔定律”时代，先进封装成为决定系统性能、功耗与成本的关键变量。就在近期，台积电在 OCP 亚太峰会上公布其5.5倍光罩尺寸的CoWoS产品良率已稳定在98%至99%区间。

良率达99%：从工程试产到大规模量产的跨越

2026 年 8 月 11 日，台积电先进封装技术暨服务副总经理何军在OCP APAC高峰会（2026 OCP APAC Summit）公开最新量产数据：面向超大尺寸 AI 芯片的5.5 倍光罩尺寸 CoWoS 已进入稳定高量产阶段， 多款客户产品封装良率稳定突破 98%，部分产品良率最高可达 99%。

当前CoWoS-S技术最大仅支持 3.3倍光罩，封装面积上限约 2500 平方毫米，难以满足新一代多 HBM 堆叠 AI 芯片需求。台积电 5.5 倍光罩 CoWoS突破尺寸桎梏，单颗封装内可集成12 组 HBM4，且可以整合约9种芯片，但是存在良率不佳的问题。如今，台积电将良率提升至98%，解决了大尺寸封装良率损耗这一痛点。

何军提到，台积电计划 2029 年将封装光罩尺寸提升至14倍。

此外，SoIC 混合键合3D堆叠技术同步完成迭代落地：6 微米键合间距工艺已实现高量产，技术目标直指 2029 年将键合间距缩小至4.5微米，实现先进A14制程芯片垂直堆叠；SoIC通过混合键合技术互连密度提升50倍、能效提升5倍。

CoWoS产能良率大幅提升成为规模化扩产的关键。行业普遍认为全球先进封装产能正面临严峻的结构性短缺，2026年CoWoS的全球产能缺口预计将达到约40万片（以12英寸等效计算）。随着2027年HBM4的规模化量产，这一缺口将进一步扩大至约70万片。

另有数据显示， 英伟达作为最大客户，已预订台积电2026年约80-85万片的CoWoS产能，占台积电全年总产能 50% 以上。 AMD、 博通等大厂也在排队。为缓解自有产能压力，台积电开放部分 CoW 代工工序外包给日月光，预计在2026 年，日月光的CoWoS 月产能将增加至2.7 万片。然而 HBM 高带宽内存与 ABF 载板供货短缺，依然是制约产品交付的核心瓶颈。

何军强调， AI技术的持续演进是驱动3D IC与CoWoS封装技术高速发展的核心引擎。由于 人工智能对算力的追求近乎无限，这倒逼整个半导体产业必须不断挑战技术与工艺的边界。随着AI客户对性能指标的要求日益严苛，直接推动了 芯片封装尺寸向更大规格持续迭代。

但是受限于高带宽内存（HBM）与ABF载板的供应不足，交付依旧是问题，台积电公开了一张数据表格，为匹配AI 客户强劲需求，先进封装产能进入超高速扩张周期，台积电CoWoS产能在2026-2027 年进入规模化量产高峰，2022-2027 年产能复合年增长率超过80%，SolC产能在2026-2027 年预测产能将实现跨越式增长，是台积电先进封装产能扩张的核心增量方向，2022-2027 年产能复合年增长率超过 90%。


良率逼近99%仍不够？STCO 解决大尺寸封装痛点

CoWoS全称 Chip-on-W afer-on- Substra te，是台积电核心 2.5D 封装技术，核心原理是通过硅中介层作为连接，搭建逻辑芯片、HBM内存、I/O等芯片，并固定在基板上，实现多颗不同工艺、不同功能芯片的异质集成。

根据中介层材质不同，可以划分CoWoS-S、CoWoS-R、CoWoS-L三条技术路线，适配不同算力、成本需求：

CoWoS-S采用硅中介层，是英伟达Hopper、AMD MI300初代主流方案；缺点是成本高、最大仅支持3.3 倍光罩，封装面积上限 2500 平方毫米。CoWoS-R中阶层为有机聚合物，替代硅材料，光罩尺寸预计在2027年能达到9倍，适合边缘 AI、网通 ASIC、低成本推理芯片， 亚马逊Trainium芯片采用了该方案。CoWoS-L同样采用了有机聚合物作为中阶层，融合了前两者优势，芯片互联区域采用 LSI 硅桥，其余区域使用 RDL 层，可支持 12 颗 HBM 内存堆叠，突破 2500 平方毫米尺寸限制，是台积电定义的下一代主流技术路线，英伟达 Bl ackwell 系列 GB200、GB300切换该方案。

然而，随着CoWoS技术向超大尺寸方向演进，量产阶段的工程挑战日益凸显，每一次良率的提升，都需要工艺攻关与系统级协同优化。

何军提到，在制程微缩与异质整合的进程中，如何维持高良率并实现不同材料元件的完美融合，都是挑战。他指出，随着封装尺寸的不断扩大，任何微小的工艺缺陷都会被放大；与此同时，将具有不同热膨胀系数和 机械特性的材料整合，极易引发严重的应力梯度，导致封装翘曲问题日益严峻。

他进一步表示，想要将封装失效风险控制在合理水平，所有封装 元器件的品质标准都需要高于车规级要求，系统与技术协同优化（STCO）也就显得至关重要。

台积电指出，≥5.5 倍光罩规格的大中介层 CoWoS，只靠单一封装工艺优化很难行得通，必须依靠 STCO 实现量产。随着 CoWoS 封装尺寸持续做大，SoIC 堆叠面积同步增加，台积电与客户联合优化盖板结构，搭配 TIM 热界面材料，缓解封装翘曲难题，提升下游整机系统组装良率；此外，面向不同 AI 客户整机散热设计需求，台积电还希望通过创新的无盖解决方案匹配多样化客户需求。


算力芯片封装赛道竞争升温

随着异构集成需求持续提升，CoWoS逐渐成为高端算力芯片的主流封装载体，应用场景覆盖云端训练、网络基础设施、边缘智能等多个赛道，形成清晰的落地应用版图。

现阶段，云端 AI 训练与推理 GPU 占据 CoWoS 最大市场份额。云端大模型训练、高性能推理任务面临内存墙与算力扩展瓶颈，而CoWoS依靠硅中介层搭建高密度互联通道，实现 GPU 与 HBM 超高带宽互联。此外，新一代 AI GPU 通常需要搭载 6 颗、8 颗甚至更多 HBM 内存，随着台积电的技术迭代 ，CoWoS推进至当前量产的 5.5 倍光罩规格，能够容纳更多芯粒与 HBM 排布。这也是英伟达 Hopper、Blackwell 等系列，AMD MI300、MI450 等旗舰算力 GPU为何采用CoWoS方案的原因。

除此之外，苹果M1 Ultra芯片是采用的台积电的CoWoS-S技术。融合了两个M1Max，集成1140亿个 晶体管，支持128GB DRAM，芯片间带宽达每秒2.5TB。谷歌 TPU、亚马逊 Trainium、Meta MTIA 等各大云厂商自研大模型加速 ASIC 芯片，同样是 CoWoS 的核心客户群体。
台积电将于2029年落地的14倍光罩尺寸 CoWoS瞄准的是下一代超大规模集群训练芯片、多芯片集成算力模组等前沿算力平台。不过在2029年到来之前，不少 AI 芯片客户受限于台积电 CoWoS 产能紧缺、订单排期过长以及封装成本等因素，开始考虑 英特尔 EMIB等备选方案，例如近期业内消息指出谷歌 TPU芯片再考虑转向特尔 EMIB -T方案。

在突破良率、具备大规模供货能力之后，台积电仍面临多重挑战，一方面 HBM 内存、ABF 载板等核心原材料供给瓶颈短期内影响产能释放，另一方面行业订单外溢、客户争夺现象愈发突出。接下来市场格局会出现哪些变化，也值得关注。