近期，Diodes公司（纳斯达克代码：DIOD）在美国圣迭戈举办的PCI-SIG开发者大会上正式发布了PI6CG33A06——一款六输出、超低抖动时钟发生器，专为满足PCIe Express® 7.0规范需求而设计，同时向下兼容PCIe 5.0、6.0及此前所有世代规范。该产品面向服务器、网络设备、高性能计算（HPC）系统以及支撑下一代AI基础设施的数据中心平台。
PI6CG33A06的核心竞争力在于其极致的抖动控制能力。该器件可产生精确的25MHz和100MHz参考时钟，实现低于30飞秒（fs）的有效值抖动（RMS Jitter）。这一数字不仅显著优于PCIe 7.0规范所要求的最大67fs上限，更比英特尔® CK440Q规范中定义的80fs水平大幅提升。
对于运行在128.0 GT/s速率下的PCIe链路而言，如此低的抖动意味着更充裕的设计余量，帮助工程师在复杂的PCB走线与连接器之间从容应对信号完整性挑战。在800G与1.6T网络以及先进AI加速器对带宽需求急剧攀升的当下，精确的时钟同步对于维持数据中心系统的性能与可靠性至关重要。
在架构设计上，PI6CG33A06采用了Diodes专有的低功耗高速电流转向逻辑（LP-HCSL）技术，并集成了片上终端。与传统HCSL方案相比，该技术可将时钟相关功耗降低至少50%，有效减轻高密度AI服务器机架的热负载压力。
高度集成的设计最多可省去24个外部电阻，既降低了物料清单（BOM）成本，又简化了PCB布局，释放出的电路板空间可用于增强散热或增加计算与存储资源。此外，六个输出中的每一个均配备独立的输出使能（OE）引脚，设计人员可根据实际需求更灵活地管理功耗，实现更精细化的系统运行控制。
PI6CG33A06支持Intel CK440Q-Lite规范，并设计用于现有的服务器时钟架构。这意味着设计人员无需对既有系统进行大规模改动，即可在复用经过验证的设计方案的基础上，显著提升时序性能与整体系统余量，大大缩短了产品导入周期。
PCI-SIG总裁兼主席Al Yanes对此表示："PCIe 7.0规范正将系统性能推向新高度，尤其是在人工智能与高带宽数据中心应用领域。PCIe时钟发生器，包括Diodes的PCIe 7.0时钟发生器，有助于简化系统集成，以支持这些进步。"
PI6CG33A06采用40引脚、5mm×5mm VQFN（ZLF）封装，在提供六路差分HCSL输出的同时，将芯片面积控制在了极小的范围内，非常适合空间受限的高密度服务器和数据中心设备。器件支持25MHz晶体或来自XO/TCXO/OCXO的外部参考输入，以满足不同应用场景对PPM精度的要求。工作电压为3.3V，工作温度范围覆盖-40°C至 85°C。
目前，PI6CG33A06已全面开放订购。在AI基础设施建设加速推进、PCIe 7.0生态逐步落地的大背景下，这款超低抖动时钟发生器有望成为下一代高带宽数据中心平台的关键时钟基石。
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